Intel Goldmont Plus 架构解析：大幅改进，为32核型号打下基础【wikichip】

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看到Goldmont Plus/+的名字，你可能会认为它只是加强版的Goldmont，那么你就错了。实际上Goldmont Plus和前代Goldmont一样，性能都有很大提升。

Goldmont Plus

Goldmont

Silvermont

尽管前端没有改成传闻的4-way decode，不过分支预测单元之类的还是得到了加强。这次大幅改进的是后端。前端的fetch和decode保持3-way，后端加宽到支持4-way allocation和4-way retirement。换言之，Goldmont Plus的最大retire速率达到每周期4条。

Intel提到Reservation Station（保留站）和Reorder Buffer（重排序缓存）也加大了容量，得以支持更大的乱序执行窗口。相应地Load/Store缓存也有增大。用于寄存器存储数据的某些Store-to-load 转发操作也有性能优化。

缓存也是一样的待遇，共享L2缓存容量翻倍到4MB，L2 predecode cache（L2预解码缓存）变成Goldmont的400% – 从16KB增加到64KB。此外还增加了一个二级TLB，指令与数据共享。

执行单元方面改进不少。Integer Execution Cluster（IEC，整数执行丛集）增加到4个端口，新增的第四个端口为独立的Jump Execution Unit（JEU，跳转执行单元），支持更快的分支跳转。AES指令的延迟和输出也有改善。

最有趣的估计要属FDIV 浮点除法器的改动。浮点除法器升级到基于radix-1024的高速设计（10bit）【Broadwell上首次引入，此前的Haswell/Ivy Bridge为radix-16】，各类浮点除法性能都有明显提升。随之还有带宽的显著增加，除法运算延迟也降低到原来的一半以下。

Goldmont的测试数据，Goldmont Plus应该会更上一层。

一直以来Intel低功耗处理器采用Chip-Level Multi Processing（CMP）作为组成的基本模块。【原文是core-level】

Silvermont、Airmont和Goldmont的一个CMP里只有2个核心 + 共享的1MB L2缓存，可以屏蔽其中一个核心变成单核模块。多个CMP模块通过Point-to-point Interface（IDI）连在一起，挂在System Agent上一条名为Tracker Unit的crossbar一致性总线上。

比如Silvermont架构的Avoton/Rangeley ，是由4个双核CMP模块组成的8核心

Avoton，Atom C-2000系列

此前发布的Goldmont架构 16核 Denverton，包含8个双核CMP模块

Denverton，Atom C-3000系列

随之Goldmont Plus的发布，Intel开始转向四核CMP模块。

Goldmont Plus的一个CMP内包含：4个Goldmont Plus核心 + 共享4MB L2缓存

四核CMP可以屏蔽2个核心，变成双核

比如桌面/移动版的Gemini Lake就是1个CMP，双核也是通过屏蔽得来

不久前发布的桌面/移动版Gemini Lake，由1个四核CMP组成

如果Intel继续Denverton的8 CMP设计，配合新的四核CMP模块，新的C系列就能做到32核心。

预测的新Atom

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via：https://fuse.wikichip.org/news/679/goldmont-plus-detailed-large-improvements-setting-the-stage-for-a-32-core-model/

原作者：David Schor

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